作者|ZeR0 编辑|漠影

迈向Chiplet时代！中国生态发展正当时。‍

芯东西8月9日报道，今日中国Chiplet开发者大会在无锡举行。近年来，集成电路行业因摩尔定律逐渐失效而陷入困境。Chiplet（芯粒）技术作为热门的“换道超车”的技术方案受到广泛关注。作为先进封装技术的代表，Chiplet将复杂芯片拆解成一组具有单独功能的小芯片单元die（裸片），通过die-to-die的方式将模块芯片和底层基础芯片封装组合在一起，形成系统芯片。

(资料图片)

通过这种方式，不同工艺节点的Chiplet可以被搭配组合，从而创建具有不同功能集的产品，这样既能满足日益多元化、差异化的下游需求，又相较整块芯片采用先进制程显著降低成本。

中国工程院院士许居衍在会上致辞，中国工程院院士邬江兴，芯耀辉科技联合创始人、总裁兼CTO李孟璋，苏州锐杰微董事长方家恩，上海芯和半导体联合创始人、高级副总裁代文亮，北京超摩科技CEO范靖，深圳奇普乐CEO许荣峰等产学界专家同台，通过一系列干货丰富的报告分享，对中国Chiplet产业链各环节的关键技术、应用进展、机遇与挑战等热点议题集中探讨。

01.许居衍院士：芯粒是一种“新IP”，将改变设计范式

在致辞环节，中国工程院院士许居衍提出四点建议：1）研讨芯粒内涵，引导共识；2）转化潜在优势，贡献智慧；3）学术研讨同时，推动实践；4）建言政府关注，寻求支持。

他谈道，芯粒不是早就有之，而是软、硬IP之外的一种“新IP”，芯粒是单片无法提高功能数和算/存力发展阶段的产物。一方面，功能数、异构性增加，而单片又受限于光罩尺寸，要求功能分解再堆叠集成；另一方面，算力、存力增加，而架构又受限于存贮程序，要求近存计算。随着应用进入高算力时代，这些因素推动硅单片集成走向基于芯粒的异构集成。

许居衍院士说，芯粒将改变Fabless、电子系统的“设计范式”。芯粒在成就“巨大”芯片的同时，也改变了单片SoC集成的难处。它便于灵活“混合-搭配”，使定制专用（DSA）在“市场小”下成为可能，使设计电路如同“搭积木”成为可能。它也便于电子设备小型化，基于芯粒的异构堆叠集成使“板”上芯片小型化，既能缓解热分布问题，又能“拉近”存算功能。

目前我国在芯粒领域的优势包括：建设首个“国家IC特色工艺与封测制造业创新中心”，拥有全球前四、国内最早进入先进封装的企业，已提出两种芯粒互联协议标准，拥有晶圆制造线和掩膜制造企业、集成电路与微系统国家重点实验室、一度领先全球的超级计算机太湖之光等等。

在兼顾学术与实践方面，许居衍院士探讨了一些可能的途径：1）以高性能计算（太湖之光）为抓手，对之进行“功能分解”，对需要新增添的异构性以及相应技术（如EDA）一一列出，寻找解决办法。2）在时期成熟基础上，以MPW形式，制造掩膜、流片。3）在现有基础上，集中优选一、两种先进封装，进行工程化开发。

最后，他呼吁政府提供准确的发展方向、详细的路径，为芯粒产业发展提供支持。

02.邬江兴院士：SDSoW是中国内涵自信自强“芯”基石

随后，中国工程院院士邬江兴进行报告分享。他谈道，Chiplet是世界集成电路发展新方向，随着标准及工具的统一和生态爆发，Chiplet迎来快速发展，Chiplet工艺加速涌现和成熟，英特尔、英伟达、AMD、苹果、特斯拉、Cerebras等均推出相关产品，Chiplet封装产能呈现供不应求的趋势。

要想不被“卡脖子”，方向/路线选择至关重要。如何实现体系结构融合集成电路工艺进步的创新？邬江兴院士强调，互连体制创新是必要前提。受人脑启迪，其团队在2008年提出软件定义计算结构，2009年提出软件定义互连概念，2019年推出世界首款SDI芯片——软件定义支持RapidIO、Ethernet和FC协议的互连芯片。

邬江兴院士介绍了一种融合创新路线——软件定义晶上系统（SDSoW），它由晶上封装系统（CoWoS）和领域专用软硬件协同计算架构（DSA）组合，形成连乘效应。芯东西曾在《仅靠Chiplet，救不了中国芯》文章中对SDSoW技术路线进行详细报道。

Chiplet是“微电子”视角的芯片工程技术路线创新，而SDSoW是“系统”视角的系统工程技术路线创新，SDSoW比Chiplet具有更高的技术维度。SDSoW既要复用Chiplet的芯粒、工艺、工具等共性技术，又要扩展开发大尺寸晶圆基板、大规模芯粒集成、软件定义结构设计等工艺、工具等个性技术；既要能破解当下“被卡脖子”的困局，又能变革传统的系统工程技术路线。

邬江兴院士总结说，SDSoW可获得指数量级系统性增益，仅靠微电子工艺技术进步无法获得体系结构带来的连乘增益，SDSoW既是突破制裁封锁时局的一条生路，也可在系统级产品上获得“与高手博弈”的能力。

03.超摩科技范靖：高性能CPU Chiplet面临四大挑战，大量“灵魂问题”待解

北京超摩科技CEO范靖重点探讨了高性能CPU Chiplet设计中的挑战与机遇，并抛出一连串的“灵魂问题”。

范靖说，AI大模型时代需要更高性能的紧耦合的CPU，构建大模型所需超高算力系统离不开高性能CPU、离不开高性能低延迟缓存一致性互连。Chiplet技术的应用是大势所趋，是半导体产业摩尔定律之后的新增长曲线和必然路径。据悉，目前超过25%的高性能CPU和GPU都采用了Chiplet技术设计，包括英特尔、AMD、英伟达、海思、Marvell、亚马逊等等。

Chiplet技术为高性能CPU设计带来了革新性机会，有助于打破芯片总线边界、算力上限、缓存容量上限，能够助力高性能芯片降低开发及量产成本、加快芯片开发周期、发挥灵活性优势。

Chiplet技术也为国产先进工艺下量产CPU带来的机遇：1）在工艺不成熟、没IP可用的情况下，只需要STD、SRAM就行；2）在良率不高的情况下，Chiplet的好处是良率提升；3）在产能不高的情况下，Chiplet能实现用最小产能服务最多的芯片。Chiplet能最大程度提取先进工艺的好处，最有效率地利用先进工艺产能。

基于Chiplet技术的高性能CPU设计面临很多挑战：随着采用Chiplet设计的芯片规模越做越大，封装复杂度上升，存在翘曲的风险，可靠性变差，还有算力增大、3D堆叠，导致散热非常的挑战。采用Chiplet设计还引入了额外的功耗、面积、延迟，直接影响性能并带来NUMA （非统一内存访问）distance问题。

范靖主要分享了CPU Chiplet设计的四个挑战：

一是灵活性易用性如何实现，包括CPU核架构的选择、如何用尽可能少的流片满足不同产品对CPU核数的需求、如何在多die扩展时无缝实现核间缓存一致性、带不带外围接口以及带哪些和带多少、Chiplet集成谁来完成、良率由谁来负责、故障诊断和调试手段、如何方便有效地完成CPU Chiplet和应用之间的软件整合等问题。

二是如何解决互联互通问题，包括做哪个标准、何时标准能融合、有没有可能一个设计兼容多种协议、有了标准离完全的互联互通还有多远、访存延迟问题等问题。

三是如何把CPU Chiplet做出价值来，包括CPU主频更高、功耗及能效比更好、面积更好、系统级就绪、车规要求等。

四是供应链方面的挑战，如先进工艺Access、封装、Complete test coverage with CP、CP 分bing、RMA、物料增加对供应链管理难度的提升等难题。

04.高速Chiplet接口IP选型指南、关键技术与主要挑战

芯耀辉科技联合创始人、总裁兼CTO李孟璋将Chiplet生态的发展分为三个阶段：2023年及以前是早期；大约2023年达到中间形态，进入生态成长期；预计到2027年形成最终格局，进入生态成熟期。他着重分享了高速Chiplet接口IP的发展与挑战。

李孟璋认为，Chiplet发展需要产业链及技术升级配合。拆分来看，多个Chiplet整合涉及：1）封装技术，高密度、大带宽布线的“先进封装技术”和提升多个Chiplet之间布线的数量并提升信号传输质量；2）D2D IP，面积小、功耗低、高带宽的高速接口设计；3）协议标准，统一标准保证不同Chiplet之间能顺利完成数据交互。

系统分割设计涉及设计方法及系统架构，包括将完整的大系统划分成多个Chiplet的设计和验证过程及方法，以及完整的设计流程以及研制配套的设计辅助工具。

并口、串口D2D IP两种技术如何选择？李孟璋分享说，两种技术路线的选择取決于三个因素：1）芯片系统性能的需求，如延时、能耗、总带宽等；2）芯片物理实现的限制，如芯片面宽，bumppitch等；3）封装的选择和设计限制，如封装层数、封装厚度、线宽线距等。

D2D IP接口IP的主要挑战包括Bump Map和Routing优化、封装设计和SI、SI分析、PI、量产测试等。芯耀辉具备完整的D2D和C2C解决方案，在芯片设计、系统设计、生产测试三个维度覆盖Chiplet对D2D、C2C接口IP的需求。

D2D互连技术标准是Chiplet的关键。苏州锐杰微董事长方家恩围绕用于Chiplet芯片高速互联D2D的关键技术和应用输出了大量的技术干货及多个IP仿真及封装案例。

据他分享，锐杰微是一家提供全流程Chiplet及高端芯片封测制造方案商，具有数百项芯片封装项目管理和交付经验，自研有Chiplet 工艺开发，自成立之初一直瞄准国内高端处理器，想要打造国产全流程Chiplet解决方案。其高端芯片先进封测一站式解决方案有助于提升产品集成度与性能指标，降低产品功耗。

05.为Chiplet量身定做EDA方案，芯片设计平台加速Chiplet开发生产

上海芯和半导体联合创始人兼高级副总裁代文亮认为Chiplet实现的三个关键技术包括：1）Die-to-Die互连；2）先进封装3D异构集成；3）设计流程和EDA工具。

芯和半导体提供/3D多芯片Chiplet EDA解决方案，为3DIC Chiplet量身定做，涉及定制化网格、跨尺度电磁仿真引擎、支持云计算的HPC高性能分布并行式计算等技术。在满足精度情况下，其大容量跨尺度引擎相较友商产品可将仿真速度加速10倍。芯和针对异构集成的Metis解决方案已被众多国际领先Chiplet设计客户采用。

深圳奇普乐CEO许荣峰主要介绍了其客户自定义Chiplet芯片设计平台Chipuller。所谓客户定义芯片设计是指让终端定义并设计芯片。

高密度硅互连与堆叠是Chiplet芯片设计平台的技术基石之一。硅上互连通过硅晶板来连接芯粒，是现在Chiplet技术在异构集成技术上的一个重要探索。它使用硅晶板将各个芯粒以硅后物理IP的形式高密度集成；以这种集成方式，其集成效能和集成性能与SoC内部的IP复用等效。

传统意义上的CAD设计软件只能在本地部署，针对”单点”提供软件服务。Chipuller则可以实现客户部署的灵活性，实现软件形态多样化，如果客户想要私有化部署的版本，那也可以用云原生的形态来快速实现。其封装设计工具通常支持创建可重用的组件和模块，并具有自动化代码生成和验证功能，支持创建可重用的组件和模块，并支持多个开发人员团队协作功能，允许多个开发人员同时参与封装设计的过程，这有助于减少客户定制化产品的开发、生产时间及成本。

许荣峰说，基于灵活的可编辑化Chiplet设计工具（如Chipuller）的互连设计，搭配Chiplet library的模块化建设，或将形成更为规范且可快速落地生产的参考设计方案。同时Chipuller也更加安全，能保护涉及IP免遭逆向工程的侵扰。

06.结语：中国Chiplet生态发展正当时，Chiplet开发者大赛启动

为了推动后摩尔时代集成电路技术与产业高质量发展，中国Chiplet开发者大会聚焦Chiplet原生技术标准，借助资本力量，聚集Chiplet技术生态链条企业，推动企业的交流研讨和技术创新，促进围绕Chiplet标准与技术的战略合作和共建共享，形成技术资源、人才资源、产业资源高效流动的产业生态，实现产学研用资融合。

除了丰富的干货报告外，现场还举行了芯光互连产业基金签约、Chiplet开发者大赛启动仪式。本次大赛旨在围绕我国原生Chiplet标准形成设计生态，借助以芯光互连产业基金为主的资本力量、以芯光互连技术研究院为主的技术与孵化平台、CCITA联盟及相关产业资源，推动我国新型集成电路产业持续发展。

大赛采用开放式自主命题，面向数据中心、车载、消费电子等应用场景，在面向Chiplet架构设计的前提下鼓励设计创新。本次大赛共有三个赛道：1）基于Chiplet架构的SOC芯片；2）面向Chiplet应用的接口IP与功能芯粒；3）面向Chiplet应用的EDA工具。

参赛团队须在2023年10月31日前通过中国计算机互连技术联盟官方网站（）填写报名信息，并提交参赛作品相关材料。一等奖、二等奖、三等奖项目如总部落地无锡锡山区，纳入芯光互连产业基金备投库，分别可给予最高500万、300万、100万元的天使投资。